一般企業 | 專業人才
數位IC 設計_工程師/主管
數位IC設計工程師｜ IC設計相關業 ｜新竹縣市全區 ｜面議 (經常性薪資達4萬元或以上)
日期：2026/05/10 編號：FC02014350
關鍵能力
SystemVerilog
FPGA
RTL
工作職責
負責 Display Port IP 規劃與設計
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
理想人選
其他條件
1.熟悉DisplayPort相關設計經驗
2.具Display Port實體層設計與驗證及AS
1.熟悉DisplayPort相關設計經驗
2.具Display Port實體層設計與驗證及AS
其他條件
學歷：不拘
科系：不拘
年資：3年以上工作經驗
語文：
不拘
管理責任：暫未確定
出差外派：無需出差外派
語文：
不拘
公司福利
法定項目：
勞保
健保
陪產假
產假
特別休假
育嬰留停
女性生理假
勞退提撥金
產檢假
就業保險
職災保險
其他值得一試的好工作
上市櫃 | 專業人才
研發工程師主管
類比IC設計工程師/數位IC設計工程師｜IC設計相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
RTL
LDO
電源
有南部工作機會
PMIC
DC to DC
產品:車用/電池/PC/CHARGER
DC to DC
產品:車用/電池/PC/CHARGER
一般企業 | 專業人才
Analog Engineer
類比IC設計工程師｜通訊機械器材相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
PLL
SerDes PHY
1. High speed SerDes PHY design;
2. MIPI C/D PHY Serdes analog circuit design.
2. MIPI C/D PHY Serdes analog circuit design.
一般企業 | 專業人才
DV/ 數位ic 設計工程師
數位IC設計工程師｜通訊機械器材相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
EDA
Verilog
RTL
Verification of digital design ,most on serdes phy ip using UVM , including
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
一般企業 | 專業人才
Sr. Digital/Logic Design Engineer
數位IC設計工程師/類比IC設計工程師｜IC設計相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
PCIE
USB
1. Design RTL/Logic using Verilog
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
一般企業 | 專業人才
IC design工程師(台北或新竹)
類比IC設計工程師/數位IC設計工程師｜半導體製造業｜新莊區‧五股區‧泰山區｜面議 (經常性薪資達4萬元或以上)
類比IC電路設計
1. build up verilog testbench
2. fullchip verilog simulation/verification
3. verilog behavior models creation
4. pattern pool coverage raising up
2. fullchip verilog simulation/verification
3. verilog behavior models creation
4. pattern pool coverage raising up
上市櫃 | 高階
上市建築集團(甲方)捷運聯合開發案_營運副總/專案協理
營建主管｜建築工程業｜高雄市｜面議 (經常性薪資達4萬元或以上)
捷運專案規劃
捷運專案管理
工地行政相關報表製作
施工規劃
介面協調
管理工地
工地工程稽核與驗收
工程協調與問題處理
工程施工監督管理
1.上市建築集團(甲方)，福利待遇佳。
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
1.負責捷運專案的整體規劃、設計與實施管理。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
上市櫃 | 高階
上市國際建築集團_營建部-營運總經理(GM)
營建主管｜建築工程業｜高雄市｜面議 (經常性薪資達4萬元或以上)
建築集團經營管理
1.上市國際建築集團_ 營運總經理 (GM) 高階經營主管。
2.此職務年薪可達: 新台幣四百萬以上 (另有紅利積效獎金)。
3.為國際建築集團，需有造鎮案場 或 500戶以上案場 之專案領導能力經驗。
4.上班地點 : 高雄市 或 台南市 (集團總部-台北市中山區)
2.此職務年薪可達: 新台幣四百萬以上 (另有紅利積效獎金)。
3.為國際建築集團，需有造鎮案場 或 500戶以上案場 之專案領導能力經驗。
4.上班地點 : 高雄市 或 台南市 (集團總部-台北市中山區)
1.具建築開發、營建管理、不動產投資及市場策略擬定相關實務經驗。
2.擬定並執行集團整體營運計畫，推動中、長期發展策略，確保企業穩健成長與品牌價值提升。
3.制定、執行、追蹤各項經營績效指標，涵蓋土地開發、建案規劃、工程進度、銷售策略、財務預算與風險控管。
4.統籌工程、設計、業務、財務及行政後勤等單位運作，優化跨部門流程與管理效率。
5.審查各項投資開發案之可行性分析、成本控管與獲利評估，確保資源配置效益最大化。
2.擬定並執行集團整體營運計畫，推動中、長期發展策略，確保企業穩健成長與品牌價值提升。
3.制定、執行、追蹤各項經營績效指標，涵蓋土地開發、建案規劃、工程進度、銷售策略、財務預算與風險控管。
4.統籌工程、設計、業務、財務及行政後勤等單位運作，優化跨部門流程與管理效率。
5.審查各項投資開發案之可行性分析、成本控管與獲利評估，確保資源配置效益最大化。
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