上市櫃 | 專業人才
研發工程師主管
類比IC設計工程師/數位IC設計工程師｜ IC設計相關業 ｜竹北 ｜面議 (經常性薪資達4萬元或以上)
日期：2026/10/12 編號：FC02006971
⭐️ 職缺優勢
有南部工作機會
關鍵能力
RTL
LDO
電源
工作職責
PMIC
DC to DC
產品:車用/電池/PC/CHARGER
DC to DC
產品:車用/電池/PC/CHARGER
理想人選
5年以上
大學以上電機電子工程相關
大學以上電機電子工程相關
其他條件
學歷：碩士
科系：不拘
年資：5年以上工作經驗
語文：
不拘
管理責任：不需負擔管理責任
出差外派：無需出差外派
語文：
不拘
公司福利
法定項目：
勞保
健保
陪產假
產假
特別休假
育嬰留停
女性生理假
勞退提撥金
產檢假
就業保險
職災保險
其他值得一試的好工作
一般企業 | 專業人才
數位IC 設計_工程師/主管
數位IC設計工程師｜IC設計相關業｜新竹縣市全區 ｜面議 (經常性薪資達4萬元或以上)
SystemVerilog
FPGA
RTL
負責 Display Port IP 規劃與設計
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
一般企業 | 專業人才
DV/ 數位ic 設計工程師
數位IC設計工程師｜通訊機械器材相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
EDA
Verilog
RTL
Verification of digital design ,most on serdes phy ip using UVM , including
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
一般企業 | 專業人才
Sr. Digital/Logic Design Engineer
數位IC設計工程師/類比IC設計工程師｜IC設計相關業｜竹北｜面議 (經常性薪資達4萬元或以上)
PCIE
USB
1. Design RTL/Logic using Verilog
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
一般企業 | 專業人才
IC design工程師(台北或新竹)
類比IC設計工程師/數位IC設計工程師｜半導體製造業｜新莊區‧五股區‧泰山區｜面議 (經常性薪資達4萬元或以上)
類比IC電路設計
1. build up verilog testbench
2. fullchip verilog simulation/verification
3. verilog behavior models creation
4. pattern pool coverage raising up
2. fullchip verilog simulation/verification
3. verilog behavior models creation
4. pattern pool coverage raising up
上市櫃 | 高階
上市國際建築集團-集團財務長/CFO
財務分析／財務人員/財務或會計主管｜建築工程業｜台北市｜面議 (經常性薪資達4萬元或以上)
編制財務報告
財務報表製作
審核年度預算
資金規劃
財務分析
資金管理
建築集團經營管理
1.上市國際建築集團_ 集團財務長，高階經營主管。
2.此職務年薪可達: 新台幣四百萬以上 (另有紅利積效獎金)。
3.需有上市櫃集團財務或策略規劃相關經驗。
4.上班地點 : 台北市中山區 (集團總部)
2.此職務年薪可達: 新台幣四百萬以上 (另有紅利積效獎金)。
3.需有上市櫃集團財務或策略規劃相關經驗。
4.上班地點 : 台北市中山區 (集團總部)
1.經營決策與高階溝通。
2.協助集團董事長及經營團隊進行重大經營與財務決策。
3.整合不同經營成員意見，協助形成一致決策方向。
4.具良好向上管理及說服能力，以數據及專業分析提出建議。
5.制定集團中長期財務、資本結構及資金配置策略。
6.統籌銀行融資、授信、資金調度及現金流管理。
2.協助集團董事長及經營團隊進行重大經營與財務決策。
3.整合不同經營成員意見，協助形成一致決策方向。
4.具良好向上管理及說服能力，以數據及專業分析提出建議。
5.制定集團中長期財務、資本結構及資金配置策略。
6.統籌銀行融資、授信、資金調度及現金流管理。
一般企業 | 中階
歐盟產品認證產品線負責人 Head of EU Product Certification
國外業務主管/產品事業處主管｜工商顧問服務業｜台北市｜面議 (經常性薪資達4萬元或以上)
業績目標分配與績效達成
業績與管理報表撰寫
業務拓展
協調行銷活動
廣告業務銷售能力
客戶情報蒐集
市場拓展
市場開發
國外業務開發
上巿櫃電子公司集團_子公司福利佳
戰略規劃與市場分析
分析台灣及亞洲企業出口歐盟的認證需求，制定市場定位及發展策略。
認證服務產品化
將歐盟認證及測試要求轉化為易於理解的服務方案，並制定標準化流程與報價模型。
市場開發
開發有產品出口歐盟需求的企業客戶，建立目標客戶名單及經營計劃。
跨國資源整合
擔任台灣總部與波蘭公司的協調窗口，整合技術與認證需求。
專案管理
追蹤認證專案進度，確保品質、成本及客戶滿意度，建立溝通機制。
分析台灣及亞洲企業出口歐盟的認證需求，制定市場定位及發展策略。
認證服務產品化
將歐盟認證及測試要求轉化為易於理解的服務方案，並制定標準化流程與報價模型。
市場開發
開發有產品出口歐盟需求的企業客戶，建立目標客戶名單及經營計劃。
跨國資源整合
擔任台灣總部與波蘭公司的協調窗口，整合技術與認證需求。
專案管理
追蹤認證專案進度，確保品質、成本及客戶滿意度，建立溝通機制。
外商 | 專業人才
【機械設計工程師】外商半導體供應鏈/設備系統整合
機械設計工程師/機械工程師/工程配管繪圖｜化學原料製造業｜新竹縣市全區 ｜面議 (經常性薪資達4萬元或以上)
結構評估
SolidWorks
AutoCad
機械研發
設備改善
審圖
機械設計
1.負責技術型設備及系統規劃、設計與技術評估。
2.執行設備配置、管路系統及相關結構設計作業。
3.依據客戶需求進行技術規格確認、圖面規劃及成本評估。
4.協調供應商及承攬商，推動專案執行與系統整合。
5.參與設備建置、測試及現場導入，確保專案順利完成。
6.進行設備問題分析、驗證、試運轉、改善及效能優化。
2.執行設備配置、管路系統及相關結構設計作業。
3.依據客戶需求進行技術規格確認、圖面規劃及成本評估。
4.協調供應商及承攬商，推動專案執行與系統整合。
5.參與設備建置、測試及現場導入，確保專案順利完成。
6.進行設備問題分析、驗證、試運轉、改善及效能優化。
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你可以先成為儲備人選，未來若有適合您的職務，我們將會主動與您聯絡。