Listed | Specialty Personnel
研發工程師主管
類比IC設計工程師/數位IC設計工程師｜ IC設計相關業 ｜竹北 ｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
日期：2026/03/17 編號：FC02006971
⭐️ Job Advantage
有南部工作機會
Qualifications
RTL
LDO
電源
Responsibilities
PMIC
DC to DC
產品:車用/電池/PC/CHARGER
DC to DC
產品:車用/電池/PC/CHARGER
Ideal Candidate
5年以上
大學以上電機電子工程相關
大學以上電機電子工程相關
Other Requirements
Education:Master
Department:No Limitations
Experience:Over 5 years of experience
Language:
No Limitations
Management Responsibilities:Not need to bear any management responsibilities
Business trip:No business trip required
Language:
No Limitations
Employee Benefits
Required by law:
勞保
健保
陪產假
產假
特別休假
育嬰留停
女性生理假
勞退提撥金
產檢假
就業保險
職災保險
其他值得一試的好工作
General Company | Specialty Personnel
Analog Engineer
類比IC設計工程師｜通訊機械器材相關業｜竹北｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
PLL
SerDes PHY
1. High speed SerDes PHY design;
2. MIPI C/D PHY Serdes analog circuit design.
2. MIPI C/D PHY Serdes analog circuit design.
General Company | Specialty Personnel
數位IC 設計_工程師/主管
數位IC設計工程師｜IC設計相關業｜新竹縣市全區 ｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
SystemVerilog
FPGA
RTL
負責 Display Port IP 規劃與設計
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
Listed | Specialty Personnel
IC design工程師
半導體工程師｜半導體製造業｜新竹縣市全區｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
DRAM
Senior Analog circuit design engineer who meets one of following qualifications:
1. Proven track record on design of analog building blocks,
such as Bandgap reference, Charge pump, Regulator, Voltage reference.
2. Proven track record on design of high speed PHY and mixed-signal circuit,
such as High speed Transmitters and Receivers, DLL & DCC, PLL.
Familiar with DDR5 or LPDDR5 PHY design is a plus.
3. Proven track record on design of memory core circuit,
Such as Sense Amplifier, Word/Column Line driver and decoder, array architecture and floor planning.
Experience with DRAM design is a plus.
1. Proven track record on design of analog building blocks,
such as Bandgap reference, Charge pump, Regulator, Voltage reference.
2. Proven track record on design of high speed PHY and mixed-signal circuit,
such as High speed Transmitters and Receivers, DLL & DCC, PLL.
Familiar with DDR5 or LPDDR5 PHY design is a plus.
3. Proven track record on design of memory core circuit,
Such as Sense Amplifier, Word/Column Line driver and decoder, array architecture and floor planning.
Experience with DRAM design is a plus.
General Company | Specialty Personnel
DV/ 數位ic 設計工程師
數位IC設計工程師｜通訊機械器材相關業｜竹北｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
EDA
Verilog
RTL
Verification of digital design ,most on serdes phy ip using UVM , including
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
General Company | Specialty Personnel
Sr. Digital/Logic Design Engineer
數位IC設計工程師/類比IC設計工程師｜IC設計相關業｜竹北｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
PCIE
USB
1. Design RTL/Logic using Verilog
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
Listed | Senior
上市建築集團(甲方)捷運聯合開發案_營運副總/專案協理
營建主管｜建築工程業｜高雄市｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
捷運專案規劃
捷運專案管理
工地行政相關報表製作
施工規劃
介面協調
管理工地
工地工程稽核與驗收
工程協調與問題處理
工程施工監督管理
1.上市建築集團(甲方)，福利待遇佳。
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
1.負責捷運專案的整體規劃、設計與實施管理。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
Listed | Senior
先進封裝材料開發專案協理 (Underfill / TIM / CPO)
材料研發人員｜合成樹脂／塑膠及橡膠製造業｜新北市｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
化學製程研發
配方開發
tim2
tim1
underfill
上市公司進軍新市場
領導樹脂開發團隊進行高分子配方設計、改質及功能驗證，建立電子級樹脂技術之核心競爭力。
主導 Underfill 與 TIM1 / TIM2 的產品開發路徑
專注於 CPO (Co-Packaged Optics) 相關封裝樹脂研究，針對下一代光學傳輸模組開發低介電、高可靠度且具備優異光學特性的封裝材料。
深度掌握材料於半導體封裝廠的製程實務，如點膠路徑、真空熟成、應力分析等，以確保產品與製程的高度相容性。
主導新產品開發流程，串接研發端與客戶需求，達成快速設計導入與規模化生產。
主導 Underfill 與 TIM1 / TIM2 的產品開發路徑
專注於 CPO (Co-Packaged Optics) 相關封裝樹脂研究，針對下一代光學傳輸模組開發低介電、高可靠度且具備優異光學特性的封裝材料。
深度掌握材料於半導體封裝廠的製程實務，如點膠路徑、真空熟成、應力分析等，以確保產品與製程的高度相容性。
主導新產品開發流程，串接研發端與客戶需求，達成快速設計導入與規模化生產。
General Company | Mid-level
【散熱元件大廠】自動化導入主管
生產管理主管/工廠主管/工業工程師／生產線規劃｜光電產業｜新莊區‧五股區‧泰山區｜Salary negotiable (Regular monthly salary of NT$40,000 or above)
自動化導入
自動化設備整合
優化生產
工廠設備設計與改善
產品生產製程規劃及工時估算
生產管理
** CoWos產業鏈
** 成長曲線上升中的公司
** 成長曲線上升中的公司
1. 盤點並分析現有產線與人工作業流程，辨識自動化導入機會。
2. 主導自動化／半自動化設備導入專案，負責需求定義、設備規格、驗收標準與時程控管。
3. 與設備商、系統整合商合作，進行設備評估、試機、驗收與問題改善。
4. 協調製造、工程、品保、生管等單位，確保自動化方案符合實際生產需求。
5. 結合自動化與製程改善，降低人為變異、不良率與生產風險。
6. 建立並推動產線 SOP，包含設備操作、保養、維護與異常處理流程。
7. 導入自動檢測、數據收集與製程監控機制，提升品質穩定度與可追溯性。
8. 協助新設備試產、量產導入與產線移轉，確保產能與良率達標。
9. 持續追蹤產線運作成效，提出改善建議並推動優化專案。
2. 主導自動化／半自動化設備導入專案，負責需求定義、設備規格、驗收標準與時程控管。
3. 與設備商、系統整合商合作，進行設備評估、試機、驗收與問題改善。
4. 協調製造、工程、品保、生管等單位，確保自動化方案符合實際生產需求。
5. 結合自動化與製程改善，降低人為變異、不良率與生產風險。
6. 建立並推動產線 SOP，包含設備操作、保養、維護與異常處理流程。
7. 導入自動檢測、數據收集與製程監控機制，提升品質穩定度與可追溯性。
8. 協助新設備試產、量產導入與產線移轉，確保產能與良率達標。
9. 持續追蹤產線運作成效，提出改善建議並推動優化專案。
