Doanh nghiệp chứng khoán | Nhân tài trọng tâm
IC design工程師
半導體工程師｜ 半導體製造業 ｜新竹縣市全區 ｜Thỏa thuận (Thường từ 40.000NTD trở lên)
日期：2026/02/25 編號：FC02004730
Năng lực chính
DRAM
Phạm vi công việc
Senior Analog circuit design engineer who meets one of following qualifications:
1. Proven track record on design of analog building blocks,
such as Bandgap reference, Charge pump, Regulator, Voltage reference.
2. Proven track record on design of high speed PHY and mixed-signal circuit,
such as High speed Transmitters and Receivers, DLL & DCC, PLL.
Familiar with DDR5 or LPDDR5 PHY design is a plus.
3. Proven track record on design of memory core circuit,
Such as Sense Amplifier, Word/Column Line driver and decoder, array architecture and floor planning.
Experience with DRAM design is a plus.
1. Proven track record on design of analog building blocks,
such as Bandgap reference, Charge pump, Regulator, Voltage reference.
2. Proven track record on design of high speed PHY and mixed-signal circuit,
such as High speed Transmitters and Receivers, DLL & DCC, PLL.
Familiar with DDR5 or LPDDR5 PHY design is a plus.
3. Proven track record on design of memory core circuit,
Such as Sense Amplifier, Word/Column Line driver and decoder, array architecture and floor planning.
Experience with DRAM design is a plus.
Nhân tài lý tưởng
1.熟悉類比電子電路及半導體物理
2.類比I電路設計經驗三年以上
2.類比I電路設計經驗三年以上
Điều kiện khác
Số năm:Thạc sĩ
Khoa:Vật lý,Kỹ thuật Vật liệu,Điện cơ
Số năm:3 năm kinh nghiệm làm việc
Ngôn ngữ:
Anh：Nghe/Vừa Nói/Vừa Đọc/Vừa Viết/Vừa
Trách nhiệm:Không chịu trách nhiệm quản lý
Công tác xa:Không công tác xa xuất ngoại
Ngôn ngữ:
Anh：Nghe/Vừa Nói/Vừa Đọc/Vừa Viết/Vừa
Phúc lợi
Pháp định:
勞保
健保
陪產假
產假
特別休假
育嬰留停
女性生理假
勞退提撥金
產檢假
就業保險
職災保險
其他值得一試的好工作
Doanh nghiệp nói chung | cấp vừa
【半導體材料大廠】製程技術主管
生產管理主管/生產技術／製程工程師/特用化學工程師｜化學原料製造業｜高雄市｜Thỏa thuận (Thường từ 40.000NTD trở lên)
試產／量產時的產品異常分析改善
生產成本控制
產品生產製程規劃及工時估算
負責生產製程管制與調配
合成研發
DSC
** 上市櫃公司，股價表現亮眼
** 與台灣一線半導體公司合作
** 與台灣一線半導體公司合作
1. 主導合成製程技術的開發、精進製程良率與生產穩定度。
2. 負責合成專業人才之技術培訓，建立具專業標準的作業體系。
3. 成本控制、原物料耗損管理及研發/生產資源配置。
4. 品質體系驅動與改善。
5. 熟 DCS系統，落實高度自動化生產監控與安全管理。
6. 擴廠與建廠戰略規劃
2. 負責合成專業人才之技術培訓，建立具專業標準的作業體系。
3. 成本控制、原物料耗損管理及研發/生產資源配置。
4. 品質體系驅動與改善。
5. 熟 DCS系統，落實高度自動化生產監控與安全管理。
6. 擴廠與建廠戰略規劃
Doanh nghiệp chứng khoán | Nhân tài trọng tâm
研發工程師主管
類比IC設計工程師/數位IC設計工程師｜IC設計相關業｜竹北｜Thỏa thuận (Thường từ 40.000NTD trở lên)
RTL
LDO
電源
有南部工作機會
PMIC
DC to DC
產品:車用/電池/PC/CHARGER
DC to DC
產品:車用/電池/PC/CHARGER
Doanh nghiệp nói chung | Nhân tài trọng tâm
Analog Engineer
類比IC設計工程師｜通訊機械器材相關業｜竹北｜Thỏa thuận (Thường từ 40.000NTD trở lên)
PLL
SerDes PHY
1. High speed SerDes PHY design;
2. MIPI C/D PHY Serdes analog circuit design.
2. MIPI C/D PHY Serdes analog circuit design.
Doanh nghiệp nói chung | Nhân tài trọng tâm
DV/ 數位ic 設計工程師
數位IC設計工程師｜通訊機械器材相關業｜竹北｜Thỏa thuận (Thường từ 40.000NTD trở lên)
EDA
Verilog
RTL
Verification of digital design ,most on serdes phy ip using UVM , including
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
.standard spec study/design feature study
.simple vip creation or third parity vip survey
.vplan define
.building sb/assertion check ,stimulus by constraint random
.create covergroup /assertion cover for functional coverage
.code coverage
.co –simulation with analog phy
Doanh nghiệp nói chung | Nhân tài trọng tâm
Sr. Digital/Logic Design Engineer
數位IC設計工程師/類比IC設計工程師｜IC設計相關業｜竹北｜Thỏa thuận (Thường từ 40.000NTD trở lên)
PCIE
USB
1. Design RTL/Logic using Verilog
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
2. Simulate and develop IPs and Subsystems
3. Validate silicon and debug
Doanh nghiệp nói chung | Nhân tài trọng tâm
數位IC 設計_工程師/主管
數位IC設計工程師｜IC設計相關業｜新竹縣市全區 ｜Thỏa thuận (Thường từ 40.000NTD trở lên)
SystemVerilog
FPGA
RTL
負責 Display Port IP 規劃與設計
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
工作內容:
Display port IP leader
Display port IP architecture definition
RTL design and functional verification
FPGA verification
Synthesis and static timing analysis
Doanh nghiệp chứng khoán | cấp cao
上市建築集團(甲方)捷運聯合開發案_營運副總/專案協理
營建主管｜建築工程業｜高雄市｜Thỏa thuận (Thường từ 40.000NTD trở lên)
捷運專案規劃
捷運專案管理
工地行政相關報表製作
施工規劃
介面協調
管理工地
工地工程稽核與驗收
工程協調與問題處理
工程施工監督管理
1.上市建築集團(甲方)，福利待遇佳。
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
2.高階營運主管。
3.此職務年薪可達 : 兩百五十萬以上。
4.上班地點 : 高雄。(提供住宿，每月兩次高鐵票及交通費全額補助)
1.負責捷運專案的整體規劃、設計與實施管理。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
2.確保項目在預算和時程內完成，並符合所有技術標準和規範。
3.協調內外部資源，管理項目的進度、風險與品質。
4.與政府機構、承包商、工程團隊保持有效溝通，解決專案中的各種問題與挑戰。
5.編制項目報告並向高層管理層匯報專案狀況，提出風險應對策略。
6.負責建立並管理項目團隊，確保各項工作順利進行。
Doanh nghiệp chứng khoán | cấp cao
上市國際建築集團_營造總經理 (GM)
營建主管｜建築工程業｜高雄市｜Thỏa thuận (Thường từ 40.000NTD trở lên)
建築集團經營管理
1.上市國際建築集團_ 台灣區總經理 (GM) 高皆經營主管
2.此職務年薪可達: 新台幣三百五十萬以上 (可談)。
3.為國際建築集團，需有造鎮案場 或 500戶以上案場 之專案領導能力經驗。
4.上班地點 : 台北市中山區 (集團總部) 或 台中(分公司)
2.此職務年薪可達: 新台幣三百五十萬以上 (可談)。
3.為國際建築集團，需有造鎮案場 或 500戶以上案場 之專案領導能力經驗。
4.上班地點 : 台北市中山區 (集團總部) 或 台中(分公司)
1.具建築開發、營建管理、不動產投資及市場策略擬定相關實務經驗。
2.擬定並執行集團整體營運計畫，推動中、長期發展策略，確保企業穩健成長與品牌價值提升。
3.制定、執行、追蹤各項經營績效指標，涵蓋土地開發、建案規劃、工程進度、銷售策略、財務預算與風險控管。
4.統籌工程、設計、業務、財務及行政後勤等單位運作，優化跨部門流程與管理效率。
5.審查各項投資開發案之可行性分析、成本控管與獲利評估，確保資源配置效益最大化。
2.擬定並執行集團整體營運計畫，推動中、長期發展策略，確保企業穩健成長與品牌價值提升。
3.制定、執行、追蹤各項經營績效指標，涵蓋土地開發、建案規劃、工程進度、銷售策略、財務預算與風險控管。
4.統籌工程、設計、業務、財務及行政後勤等單位運作，優化跨部門流程與管理效率。
5.審查各項投資開發案之可行性分析、成本控管與獲利評估，確保資源配置效益最大化。
