Sr. Digital/Logic Design Engineer

IC设计工程师
半导体与电子业
台北市
面议
外商 | 专业人才 2022/07/11

Sr. Digital/Logic Design Engineer

IC设计工程师
半导体与电子业
台北市
面议

关键能力

ASIC design flowRTL

工作职责

1. 使用Verilog for RTL design
2. IPs 開發
3. 除錯與 silicon 驗證

理想人选

5+ years experiences with MS in EE

其他条件

学历:硕士
科系:理工相关学科类
年資:5年以上工作经验
语文:
英文:聽/中等 說/中等 讀/中等 寫/中等
管理责任:不需负担管理责任
出差外派:无需出差外派

公司福利

法定项目:哺乳室,週休二日,勞保,健保,陪產假,產假,特別休假,勞退提撥金,產檢假,職災保險
福利制度:員工紅利,員工配股,年終獎金,交通車,生育津貼,交通津貼補助,慶生會,停車位,優於勞基法特休,員工團體保險

案件编号:FC02003520

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